541.【台股美股提款機】產業解析：面板級封裝 PLP 展望與競爭格局

重點摘要

• NVIDIA Rubin 世代 GPU 的封裝面積是 2022 年 Hopper 世代的 5.5 倍，一片 12 吋晶圓只能切出約 9 顆，這讓「圓形晶圓切方形晶片必然浪費邊角面積」的問題在 AI 時代急劇惡化，推動業界轉向方形面板載體來提升面積利用率。
• 面板級封裝改用方形載體的最大挑戰是翹曲（Warpage）：多層不同材料在反覆 250-300°C 高溫製程中因熱脹冷縮係數不同而彎曲，導致後續曝光時線路位置偏移、通孔對位失準；方形邊角的電鍍不均（電荷集中在四角使鍍層厚薄不一）則是第二大難題，兩者在圓形晶圓體系都不存在。
• 玻璃基板是解決翹曲的關鍵材料：熱膨脹係數極低，在 500×500mm 以上大尺寸下不易變形；同時玻璃作為介電材料損耗遠低於現行 ABF 有機基板，對 AI 推論所需的高頻訊號傳輸更有利，因此是面板級封裝進入高階後必然導入的材料選項。
• 封測業者（力成、日月光）和面板業者（群創）正在中低階 PLP 直接競爭：力成 2026 年計畫砸 200 億建立 6000 片產能，群創以閒置面板廠改裝切入並宣告年產 4000 萬顆；面板業者優勢是廠房可沿用、大型基板搬運經驗豐富，劣勢是精細布線 know-how 積累薄弱，因此面板業者短期只能主打中低階市場。
• 台積電的 CoPOS（CoWoS 面板化版本）預計 2027 年中試產、2028 年下半至 2029 年正式量產；Intel 選擇直接導入玻璃基板，繞過 CoPOS 過渡路線；兩者都鎖定高密度布線的先進封裝，因此短期不與中低階 PLP 競爭，晶圓廠的面板級封裝營收貢獻要到 2029 年後才會顯現。

詳細內容

AI 晶片暴增導致圓形晶圓面積利用率危機

NVIDIA 的 Rubin 世代 GPU 封裝面積約是 2022 年 Hopper 世代的 5.5 倍，一片 12 吋（直徑 300mm）圓形晶圓只能切出約 9 顆。這個問題的根源在晶圓與晶片的幾何矛盾：晶片是方形，晶圓是圓形，圓形裡塞方形必然有邊角無法利用；AI 晶片越大，邊角浪費的比例越高。

早年手機晶片越做越小，每片晶圓能切出數百顆，浪費比例微乎其微。但 AI 加速器不在意體積、只追求算力，封裝尺寸持續膨脹，加上 AI 伺服器不像手機有輕薄限制，業界廠商乾脆選擇用更大封裝來換取更高算力與記憶體頻寬。這一趨勢讓「換成方形載體、解決圓切方浪費」的面板級封裝從討論變成現實急需，2026 年成為中低階 PLP 的爆發元年。

晶圓級 vs. 面板級：體系差異與尺寸標準

晶圓級封裝（Wafer Level Package, WLP）的整套製程圍繞 12 吋圓形晶圓體系設計了數十年，包括旋轉塗布（利用離心力確保膜層均勻）、圓形載具與圓形光罩，製程穩定且精細度高。Fan-out WLP 是其中的代表技術（對應台積電 InFO），透過類前段製程的 RDL 重分佈層取代傳統 ABF 載板，使其可做到更細的線寬線距。

面板級封裝（Panel Level Package, PLP）改用方形載體，尺寸各家不一，常見規格從 500×500mm、510×510mm、600×600mm 到 800×800mm（單位為公釐），目前業界尚無統一標準，有別於 12 吋晶圓的通行標準。Fan-out PLP 是 Fan-out WLP 的方形版本；CoPOS 則是台積電 CoWoS 的面板化版本。整套圓形體系的設備幾乎全部無法沿用，各廠商必須重新建置方形製程能力。

兩大核心難題：翹曲與電鍍不均

**翹曲（Warpage）**是 PLP 最棘手的問題。封裝疊層含多種材料（銅、有機樹脂、矽等），各自熱膨脹係數不同；製程中反覆經歷 250-300°C 高溫，各層膨脹收縮速率差異積累後，基板就像泡水再曬乾的書頁一樣彎曲變形。一旦翹曲，後續曝光時線路位置偏移、通孔對位失準，整批製程會連帶報廢。面板面積越大，翹曲風險越高，是 PLP 尺寸擴展最大的攔路虎。

電鍍不均來自電磁學原理：電荷在幾何尖銳處（方形四角與邊緣）容易集中，導致角落鍍層偏厚、中間偏薄，即使基板表面完全平整也無法避免。這是從圓形晶圓改為方形面板才出現的特有問題。

玻璃基板的雙重價值：防翹曲與低訊號損耗

玻璃的熱膨脹係數極低，在 500×500mm 以上的大面積尺寸下翹曲風險遠低於 ABF 有機基板，這是玻璃被引入 PLP 載板的主要動機。現行封裝體系中，工作台已使用圓形玻璃載具，但那只是製程中的臨時承載工具，不進入最終晶片；玻璃作為載板（Substrate）核心材料，是面板尺寸擴大後才出現的新需求。

玻璃同時是低損耗介電材料，訊號在玻璃中傳輸的損耗遠低於 ABF 有機樹脂。隨著 AI 加速器訊號頻率不斷提升，除了「光進銅退」（用光路取代銅電路傳訊）之外，導入低損耗介電材料是另一條平行解法，玻璃載板恰好兼顧了低損耗介電和光進銅退兩項需求。

台積電 CoPOS 的規劃是先以方形工作台搭配現有 CoWoS 材料（矽橋 + 有機 RDL）試產，待良率成熟後才評估是否進一步導入玻璃中介層。Intel 則選擇直接全面推進玻璃基板方案，已完成「製作出完整無裂縫玻璃基板」的里程碑，Intel 的玻璃基板方案距正式量產仍有一段路。

三類參與者的定位與競爭格局

**封測業者（力成、日月光）**是 PLP 最直接的受益者。力成自 2018-2019 年就投入研發，2026 年計畫砸下 200 億元建立 6000 片月產能，主力規格 510×510mm，布局最早也最全面；日月光確認建立 310×310mm 產線，相對保守但方向明確，未來計畫也涵蓋 600×600mm。封測業者的核心邏輯是成本競爭力：客戶不變，但改用大面積 PLP 後，過去分三次進行的製程如今可一次完成，等同以規模換低成本，也因此形成了進入門檻。

**面板業者（群創為代表）**以閒置廠房改裝切入中低階 PLP，優勢是不需從零採購方形體系設備、大型基板搬運與薄膜塗布能力已有積累；劣勢是精細布線 know-how 遠落後封測業者，面板業者現階段可切入約 15μm 線距以上的市場。群創是目前台灣業者中最明確揭露 PLP 量產規模的，宣稱年產 4000 萬顆，並同步布局玻璃基板材料加工業務。面板業者整體處境是本業（顯示器面板）持續承壓，PLP 是轉型出路，面板業者能否用 PLP 營收對沖本業虧損，取決於良率提升與客戶信任建立的速度。

**晶圓製造業者（台積電、Intel、三星）**鎖定高密度布線（5μm 以下）的先進封裝，是唯一具備此技術能力的一群，不會向下搶中低階 PLP 市場。台積電 CoPOS 預計 2027 年（明年）中試產，2028 年（後年）下半至 2029 年正式量產；Intel 玻璃基板方案自我設定落地窗口為 2025-2030 年。整個市場因此分層明確：高密度屬晶圓廠，中密度屬封測廠，中低密度是面板廠的切入帶，但也與封測廠的低階產品直接競爭。

精選語錄

沒人要做，我就進去了；我怎麼知道會變那麼大。

如果台積電隨便都追上，那我們現在早就被中國幹爆了。

有一好沒兩好——玻璃解決了翹曲，但玻璃中介層的製造難度是真的很高。

時間軸

• 逐字稿無明確時間戳，以下為主題段落順序：
• 前段　封裝技術演進概觀（PCB 級 → 晶圓級 WLP/CoWoS/InFO → 面板級 PLP）
• 前中段　面板級 vs. 晶圓級：圓形 vs. 方形的根本差異、尺寸標準現況
• 中段　為什麼 AI 時代需要 PLP（NVIDIA Hopper → Rubin 尺寸暴增、面積利用率危機）
• 中段　PLP 核心技術挑戰（翹曲機理、電鍍不均、方形體系重建代價）
• 後段　玻璃基板的雙重價值（防翹曲 + 低訊號損耗）、台積電 CoPOS 路線圖
• 後段　三類參與者分析（封測廠、面板廠、晶圓廠的定位、時程與競合）
• 末段　競爭格局總結：群創/力成/日月光 2026-2028 年，台積電/Intel 2028-2029 年後